Controlador de capa de enlace IEEE-1394 sobre FPGA

Abstract

En el presente trabajo se realizó el diseño e implementación de un Controlador de Capa de Enlace IEEE-1394 soportado en FPGA descrita en el lenguaje de descripción de hardware VHDL. El diseño permite la recepción de paquetes de datos asíncronos e isócronos y la trasmisión de paquetes de datos asíncronos a velocidades de 100, 200 y 400 Mbps, el cálculo y chequeo del CRC en transmisión y recepción con un módulo CRC que soporta las velocidades de transmisión, envío de paquetes de confirmación de recepción y análisis automático de paquetes de capa física (PHY packets). El diseño está compuesto por los siguientes bloques funcionales: Transmisor, Receptor, Control de ciclo, Temporizador de ciclo, Cálculo de CRC, Interfaz PHY-LINK, Interfaz con microprocesador. El controlador de capa de enlace implementa los servicios de solicitud de datos y de control, confirmación de datos y de control e indicación de inicio de ciclo isócrono. La interfaz con el microprocesador se implementó mediante el Bus Wishbone, el cual posee una arquitectura Maestro/Esclavo.

In this work it was made the design and implementation of an IEEE-1934 link layer controller supported on FPGA which is described in the hardware description language VHDL. The design allows the reception of isochronous and asynchronous data packets and also the transmission of asynchronous data packets to a speed of 100, 200 and 400 Mbps, calculation and checking of the CRC in order to transmit and receive a CRC module that supports the transmission speeds, sending of reception acknowledge packets and automatic analysis of physical layer packets (PHY packets). The design is composed of the following functional blocks: transmitter, receiver, cycle control, cycle timer, CRC calculation, PHY-LINK interface, and interface with the microprocessor. The link layer controller implements the services of control and data request, data and control confirmation and indication of isochronous cycle start. The interface with the microprocessor was made through Bus Wishbone which possesses Master/Slave architecture.